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Microprocesadores
 Volver arriba Portada - Microprocesadores - Microprocesadores (información detallada dividida por micros) - Intel Itanium/Itanium 2
 
Secciones:

Intel Itanium/Itanium 2 / Intel Xeon (Socket 771) / Intel Xeon (Socket 603/604) / Intel Core 2 Duo (Socket 775) / Intel Pentium D (Socket 775) / Intel Pentium 4 (Socket 775/478/423) / Intel Pentium M (Socket 479) / Intel Celeron/Celeron D (Socket 478/775) / Intel Pentium II/III Xeon (Slot 2) / Intel Pentium III (Tualatin, Socket 370) / Intel Pentium III (Coppermine, Slot 1, Socket 370) / Intel Pentium III (Katmai, Slot 1) / Intel Pentium II (Slot 1) / Intel Celeron (Slot 1) / Intel Pentium II Overdrive PPro / Intel Pentium Pro/P6 (Socket 8) / Intel Pentium MMX (P55C) / Intel Pentium Clásico (P54C) / Intel Pentium (P5) / Intel 486 / AMD Opteron (DDR2, Socket AM2/F) / AMD Opteron (DDR, Socket 939/940) / AMD Athlon 64 FX / AMD Athlon 64 Quad (Socket AM2) / AMD Athlon 64 X2 (Socket 939/AM2) / AMD Athlon 64 (Socket AM2/939/754) / AMD Sempron 64 (Socket AM2/939/754) / AMD Sempron (Socket A) / AMD Athlon MP (Socket A) / AMD Athlon XP (Socket A) / AMD Athlon (Socket A) / AMD Duron (Socket A) / AMD Athlon (Slot A) / AMD K6-3/K6-3+ / AMD K6-2/K6-2+ / AMD K6 / AMD K5 / AMD Am486/5x86 / Cyrix CIII/C3 / Cyrix Cx5gx86 MMX/6x86MX MMX/MII MMX / Cyrix 6x86/6x86L/Cx5gx86 / Cyrix Cx486/Cx5x86 / IBX 6x86MX / IBM 486/5x86 / IDT Winchip / Adaptadores


Intel Itanium/Itanium 2


Imagen del Merced/Itanium

 


Imagen del Itanium 2


Placa para Itanium 2. Se puede ver el "zócalo" totalmente poco habitual para insertar los micros a modo de tarjeta.

 

Número de
procesador
AlimentaciónBus
frontal
 
Velocidad
del reloj
Caché L3Doble
núcleo
64 bitsIntel®
VT±
Tecnología
Intel® de
seguridad
de caché
9050104W400/533 MHz1,60 GHz24 MB
9040104W400/533 MHz1,60 GHz18 MB
9030104W400/533 MHz1,60 GHz8 MB
9020104W400/533 MHz1,42 GHz12 MB
9015104W400 MHz1,40 GHz12 MB
901075W400/533 MHz1,60 GHz6 MB  

 
Intel Itanium/Itanium 2
Núcleo IntelNº de pines, bus, multiplicado y voltajeSocketL1/L2/L3 CacheTransistores
Itanium-733 MMX SSE
(Merced)
Julio, 2001
418 pines
733MHz (133x5.5)
(Bus de 64 bits dualpumped)
?v
PAC41816KB datos (4-vías)
16KB instrucciones (4-vías)
96KB L2 unificada integrada (6-vías)
2MB o
4MB unificada L3 (4-vías)
* 16TB cacheable
25 millones
0.18µm ancho
~300mm² área
? millones L3 {?µm - ?mm²} (2MB)
295 millones L3 {?µm - ?mm²} (4MB)
Itanium-800 MMX SSE
(Merced)
Julio, 2001
418 pines
800MHz (133x6.0)
(Bus de 64 bits dualpumped)
?v
PAC41816KB datos (4-vías)
16KB instrucciones (4-vías)
96KB L2 unificada integrada (6-vías)
2MB o
4MB unificada L3 (4-vías)
* 16TB cacheable
25 millones
0.18µm ancho
~300mm² área
? millones L3 {?µm - ?mm²} (2MB)
295 millones L3 {?µm - ?mm²} (4MB)
 
Itanium 2-900 MMX SSE
(McKinley)
Julio 8, 2002 - {$1338} (1.5MB)
611 pines
900MHz (200x4.5)
(128-bit dual-pumped bus)
?v
PAC61116KB datos
16KB instrucciones
256KB L2 unificada integrada
1.5MB on-Área unificada L3
* ?GB cacheable
221 millones
0.18µm ancho
463mm² área
Itanium 2-1.0G MMX SSE
(McKinley)
Julio 8, 2002 - {$?} (1.5MB)
Julio 8, 2002 - {$4226} (3MB)
611 pines
1000MHz (200x5.0)
(128-bit dual-pumped bus)
?v
PAC61116KB datos
16KB instrucciones
256KB L2 unificada integrada
1.5MB o
3MB on-Área unificada L3
* ?GB cacheable
221 millones
0.18µm ancho
463mm² área
 
Itanium 2-1.3G MMX SSE
(Madison) - copper chip
Junio 30, 2003 - {$1338}
611 pines
1300MHz (200x6.5)
(128-bit dual-pumped bus)
?v
PAC61116KB datos
16KB instrucciones
256KB L2 unificada integrada
3MB on-Área unificada L3
* ?GB cacheable
~500 millones
0.13µm ancho
?mm² área
Itanium 2-1.4G MMX SSE
(Madison) - copper chip
Junio 30, 2003 - {$2247}
611 pines
1400MHz (200x7.0)
(128-bit dual-pumped bus)
?v
PAC61116KB datos
16KB instrucciones
256KB L2 unificada integrada
4MB on-Área unificada L3
* ?GB cacheable
~500 millones
0.13µm ancho
?mm² área
Itanium 2-1.5G MMX SSE
(Madison) - copper chip
Junio 30, 2003 - {$3692} (6MB)
Noviembre, 2004 (4MB)
611 pines
1500MHz (200x7.5)
(128-bit dual-pumped bus)
?v
PAC61116KB datos
16KB instrucciones
256KB L2 unificada integrada
4MB o
6MB on-Área unificada L3
* ?GB cacheable
~500 millones
0.13µm ancho
?mm² área
 
Itanium 2-1.6G MMX SSE
(Madison 9M)
Noviembre, 2004
611 pines
1600MHz (200x8.0)
(128-bit dual-pumped bus)
?v
PAC61116KB datos
16KB instrucciones
256KB L2 unificada integrada
6MB o
9MB on-Área unificada L3
* ?GB cacheable
? millones
?µm ancho
?mm² área
Itanium 2-1.66G MMX SSE
(Madison 9M)
Julio, 2005
611 pines
1666MHz (333x5.0)
(128-bit dual-pumped bus)
?v
PAC61116KB datos
16KB instrucciones
256KB L2 unificada integrada
6MB o
9MB on-Área unificada L3
* ?GB cacheable
? millones
?µm ancho
?mm² área
 
LV Itanium 2-1.0G MMX SSE
(Deerfield)
Septiembre 8, 2003 - {$744}
611 pines
1000MHz (200x5.0)
(128-bit dual-pumped bus)
?v
PAC61116KB datos
16KB instrucciones
256KB L2 unificada integrada
1.5MB on-Área unificada L3
* ?GB cacheable
? millones
0.13µm ancho
?mm² área
LV Itanium 2-1.3G MMX SSE
(Deerfield)
Noviembre, 2004
611 pines
1300MHz (200x6.5)
(128-bit dual-pumped bus)
?v
PAC61116KB datos
16KB instrucciones
256KB L2 unificada integrada
3MB on-Área unificada L3
* ?GB cacheable
? millones
0.13µm ancho
?mm² área
Itanium 2-1.4G MMX SSE
(Deerfield)
Septiembre 8, 2003 - {$1172} (1.5MB)
Abril 13, 2004 - {$1172} (3MB)
611 pines
1400MHz (200x7.0)
(128-bit dual-pumped bus)
?v
PAC61116KB datos
16KB instrucciones
256KB L2 unificada integrada
1.5MB o
3MB on-Área unificada L3
* ?GB cacheable
? millones
0.13µm ancho
?mm² área
Itanium 2-1.6G MMX SSE
(Deerfield)
Mayo, 2004 - {$2408}
611 pines
1600MHz (200x8.0)
(128-bit dual-pumped bus)
?v
PAC61116KB datos
16KB instrucciones
256KB L2 unificada integrada
3MB on-Área unificada L3
* ?GB cacheable
? millones
0.13µm ancho
?mm² área
Itanium 2-1.6G MMX SSE
(Deerfield)
Noviembre, 2004 - {$2408}
611 pines
1600MHz (266x6.0)
(128-bit dual-pumped bus)
?v
PAC61116KB datos
16KB instrucciones
256KB L2 unificada integrada
3MB on-Área unificada L3
* ?GB cacheable
? millones
0.13µm ancho
?mm² área
 
Itanium 2-9010 MMX SSE
(Montecito)
(Hyperthreading)
2006?
611 pines
1600MHz (200x8.0)
(128-bit dual-pumped bus)
?v
PAC611?KB datos
?KB instrucciones
1MB L2 unificada integrada
6MB on-Área unificada L3
* ?GB cacheable
1720 millones
0.09µm ancho
?mm² área
Itanium 2-9020 MMX SSE
(Montecito)
(dual coe, Hyperthreading)
2006?
611 pines
1400MHz (200x7.0)
(128-bit dual-pumped bus)
?v
PAC6112x ?KB datos
2x ?KB instrucciones
2x 1MB L2 unificada integrada
2x 9MB on-Área unificada L3
* ?GB cacheable
1720 millones
0.09µm ancho
?mm² área
Itanium 2-9040 MMX SSE
(Montecito)
(dual coe, Hyperthreading)
2006?
611 pines
1600MHz (266x6.0)
(128-bit dual-pumped bus)
?v
PAC6112x ?KB datos
2x ?KB instrucciones
2x 1MB L2 unificada integrada
2x 9MB on-Área unificada L3
* ?GB cacheable
1720 millones
0.09µm ancho
?mm² área
Itanium 2-??? MMX SSE
(Montecito)
(dual coe, Hyperthreading)
2006?
611 pines
?MHz (?x?)
(128-bit dual-pumped bus)
?v
PAC6112x ?KB datos
2x ?KB instrucciones
2x 1MB L2 unificada integrada
2x 12MB on-Área unificada L3
* ?GB cacheable
1720 millones
0.09µm ancho
?mm² área
 
Itanium 2-??? MMX SSE
(Fanwood - 2-vías)
(dual coe, Hyperthreading)
2006?
? pines
?MHz (?x?)
(128-bit dual-pumped bus)
?v
?2x ?KB datos
2x ?KB instrucciones
2x ?MB L2 unificada integrada
2x ?MB on-Área unificada L3
* ?GB cacheable
? millones
?µm ancho
?mm² área
 
Itanium 2-??? MMX SSE
(Millington - 2-vías)
(dual coe, Hyperthreading)
2006?
? pines
?MHz (?x?)
(128-bit dual-pumped bus)
?v
?2x ?KB datos
2x ?KB instrucciones
2x ?MB L2 unificada integrada
2x ?MB on-Área unificada L3
* ?GB cacheable
? millones
?µm ancho
?mm² área
 
Itanium 2-??? MMX SSE
(Shavano)
(Hyperthreading)
2006?
? pines
?MHz (?x?)
(128-bit dual-pumped bus)
?v
??KB datos
?KB instrucciones
?MB L2 unificada integrada
?MB on-Área unificada L3
* ?GB cacheable
? millones
?µm ancho
?mm² área
 
Itanium 2-??? MMX SSE
(Montvale)
(dual coe, Hyperthreading)
2006?
? pines
?MHz (?x?)
(128-bit dual-pumped bus)
?v
?2x ?KB datos
2x ?KB instrucciones
2x 1MB L2 unificada integrada
2x 12MB on-Área unificada L3
* ?GB cacheable
? millones
0.065µm ancho
?mm² área
 
Itanium 3-??? MMX SSE
(Tukwila)
(multi coe, Hyperthreading)
2006?
? pines
?MHz (?x?)
(?-bit ?-pumped bus)
?v
?4x ?KB datos
4x ?KB instrucciones
4x ?MB L2 unificada integrada
4x ?MB on-Área unificada L3
* ?GB cacheable
? millones
0.065µm ancho
?mm² área
 
Itanium 3-??? MMX SSE
(Dimona)
(dual coe, Hyperthreading)
2006?
? pines
?MHz (?x?)
(?-bit ?-pumped bus)
?v
?2x ?KB datos
2x ?KB instrucciones
2x ?MB L2 unificada integrada
2x ?MB on-Área unificada L3
* ?GB cacheable
? millones
?µm ancho
?mm² área
 
Itanium 3-??? MMX SSE
(Poulson)
(multi coe, Hyperthreading)
2006?
? pines
?MHz (?x?)
(?-bit ?-pumped bus)
?v
?4x ?KB datos
4x ?KB instrucciones
4x ?MB L2 unificada integrada
4x ?MB on-Área unificada L3
* ?GB cacheable
? millones
?µm ancho
?mm² área

     
 

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